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Encoding:
Text File  |  1996-11-26  |  8.8 KB  |  268 lines
  1. ;**********************************************************
  2. ; Chipsatz-Konfiguration für Cyrix 6x86 (M1)
  3. ; c't 4/96, Andreas Stiller
  4. ;**********************************************************
  5.  
  6. INDEXPORT=22h
  7. DATENPORT=23h
  8.  
  9. MACRO OPEN  = 22h:$C3, 23h:0001xxxx   ;; OPEN always direct
  10. MACRO CLOSE = 22h:$C3, 23h:0000xxxx   ;; CLOSE always direct
  11.  
  12.  
  13. ;**********************************************************
  14. CR0        ; Prozessor Controll Register 0
  15. ;**********************************************************
  16. BIT=30     ; L1-Cache CD
  17.             0=enabled
  18.             1=freeze
  19. BIT=29     ; L1 Cache ND, may be locked by  C2h:2
  20.             1=Write Through
  21.             0=Write Back
  22. BIT=18    ;0/1 Alignment Check
  23. BIT=16    ;0/1 Write Protect
  24.  
  25. ;**********************************************************
  26. INDEX=C0h; Configuration Control Register 1
  27. ;**********************************************************
  28. Bit=1   ;640KB-1 MByte
  29.         0= cacheable
  30.         1=non cacheable
  31.  
  32. ;**********************************************************
  33. INDEX=C1h; Configuration Control Register 1
  34. ;**********************************************************
  35. Bit=7    ;0/1 SMM Address Space Region 3
  36. Bit=4    ;0/1 NO_Lock
  37. 654 ; reserved
  38. Bit=2   ;0/1 SMAC    Access System Management Memory
  39. Bit=1   ;0/1 USE_SMI SMM, output pin /SMADS, input /SMI
  40. Bit=0   ;reserved
  41.  
  42. ;**********************************************************
  43. INDEX=C2h; Configuration Control Register 2
  44. ;**********************************************************
  45.  
  46. BIT=7   ;0/1 (SUSP)  Suspend Pins (/SUSP und /SUSPA)
  47. BIT=65  ;reserved
  48. BIT=4   ;(WPR1) Cacheble Memory access to 640..1M
  49.         0= Not write protected
  50.         1= write protected
  51.  
  52. BIT=3   ;0/1 (HALT)  Suspend on Halt
  53. BIT=2   ;0/1 (LOCK)  Prohibit Changing of the NW-Bit in CR0
  54. BIT=1,0 ;reserved
  55.  
  56. ;**********************************************************
  57. INDEX=C3h; Configuration Control Register 3
  58. ;**********************************************************
  59.  
  60. BIT=7654   ;(MAPEN) MAP Enable
  61.            0000=  Accessible only C0-CFh, FEh-FFh
  62.            0001=  All Configuration registers are accessible
  63.            Else=  not Valid with current 6x86-Version
  64. BIT=3      ;reserved
  65. BIT=2      ;0/1 (LINBRST) linear address sequence for Burst Cycles
  66. BIT=1      ;0/1 (NMI) during SMM
  67. BIT=0      ;(SMI-LOCK)
  68.            0= disabled
  69.            1= CCR1 Bits 1,2,3,7  locked
  70.               CCR3 Bits 0,1      locked
  71.               SMAR-Bits          locked
  72.  
  73. ;**********************************************************
  74. INDEX=E8h; Configuration Control Register 4
  75. ;**********************************************************
  76. BIT=7      ;0/1 CPUID
  77. BIT=65     ;reserved
  78. BIT=4      ;0/1 (DTE_EN)  Directory Table Entry Cache
  79. BIT=3      ;reserved
  80. BIT=210    ;I/O-Recovery Time
  81.            000=1 Clock Delay (actual=8 Clock)
  82.            001=2 Clock Delay (actual=8 Clock)
  83.            010=4 Clock Delay (actual=8 Clock)
  84.            011=8 Clock Delay (actual=8 Clock)
  85.            100=16 Clock Delay
  86.            101=32 Clock Delay
  87.            110=64 Clock Delay
  88.            111= no Delay
  89.  
  90. ;**********************************************************
  91. INDEX=E9h; Configuration Control Register 5
  92. ;**********************************************************
  93. BIT=76     ;reserved
  94. BIT=5      ;0/1 (ARREN) ARR-Register
  95. BIT=4      ;0/1 (LBR1) LBA#-Pin aktiv for 640 KB-1 M
  96. BIT=321    ;reserved
  97. BIT=0      ;(WT-ALLOC) Write-Through Allocate
  98.             0= Cachefill only for read miss
  99.             1= Cachefill for read and write miss
  100.  
  101.  
  102. ;**********************************************************
  103. INDEX=C6h/C5h/C4h ;ARR0
  104. BIT$=23..04    ;Segment
  105.                $xxxxx= ab ^dez(x*4) KByte ; Startadr in KB
  106. BIT$=03..00    ; Size
  107.                0000= disabled
  108.                else= ^dez(2<x) KByte    ;; Size= 2 hoch x
  109.  
  110. INDEX=DCh; Region Control 0  for ARR0
  111. ;**********************************************************
  112. BIT=76    ; reserved
  113. BIT=5     ;1/0 (NLB) LBA#
  114. BIT=4     ;1/0 (WT) Write Back
  115. BIT=3     ;0/1 (WG) Write Gathering
  116. BIT=2     ;0/1 (WL) Weak Locking
  117. BIT=1     ;0/1 (WWO) Weak Write Ordering
  118. BIT=0     ;1/0 (RCD) Caching
  119.  
  120. ;**********************************************************
  121. INDEX=C9h/C8h/C7h ;ARR1
  122. BIT$=23..04    ;Segment
  123.                $xxxxx= ab ^dez(x*4) KByte ; Startadr in KB
  124. BIT$=03..00    ; Size
  125.                0000= disabled
  126.                else= ^dez(2<x) KByte    ;; Size= 2 hoch x
  127.  
  128. INDEX=DDh; Region Control 1  for ARR1
  129. ;**********************************************************
  130. BIT=76    ; reserved
  131. BIT=5     ;1/0 (NLB) LBA#
  132. BIT=4     ;1/0 (WT) Write Back
  133. BIT=3     ;0/1 (WG) Write Gathering
  134. BIT=2     ;0/1 (WL) Weak Locking
  135. BIT=1     ;0/1 (WWO) Weak Write Ordering
  136. BIT=0     ;1/0 (RCD) Caching
  137.  
  138. ;**********************************************************
  139.  
  140. INDEX=CCh/CBh/CAh ;ARR2
  141. BIT$=23..04    ;Segment
  142.                $xxxxx= ab ^dez(x*4) KByte ; Startadr in KB
  143. BIT$=03..00    ; Size
  144.                0000= disabled
  145.                else= ^dez(2<x) KByte    ;; Size= 2 hoch x
  146.  
  147. INDEX=DEh; Region Control 2  for ARR2
  148. ;**********************************************************
  149. BIT=76    ; reserved
  150. BIT=5     ;1/0 (NLB) LBA#
  151. BIT=4     ;1/0 (WT) Write Back
  152. BIT=3     ;0/1 (WG) Write Gathering
  153. BIT=2     ;0/1 (WL) Weak Locking
  154. BIT=1     ;0/1 (WWO) Weak Write Ordering
  155. BIT=0     ;1/0 (RCD) Caching
  156.  
  157.  
  158. ;**********************************************************
  159.  
  160. INDEX=CFh/CEh/CDh ;ARR3
  161. BIT$=23..04    ;Segment
  162.                $xxxxx= ab ^dez(x*4) KByte ; Startadr in KB
  163. BIT$=03..00    ; Size
  164.                0000= disabled
  165.                else= ^dez(2<x) KByte    ;; Size= 2 hoch x
  166.  
  167. INDEX=DFh; Region Control 3  for ARR3
  168. ;**********************************************************
  169. BIT=76    ; reserved
  170. BIT=5     ;1/0 (NLB) LBA#
  171. BIT=4     ;1/0 (WT) Write Back
  172. BIT=3     ;0/1 (WG) Write Gathering
  173. BIT=2     ;0/1 (WL) Weak Locking
  174. BIT=1     ;0/1 (WWO) Weak Write Ordering
  175. BIT=0     ;1/0 (RCD) Caching
  176.  
  177. INDEX=D2h/D1h/D0h ;ARR4
  178. BIT$=23..04    ;Segment
  179.                $xxxxx= ab ^dez(x*4) KByte ; Startadr in KB
  180. BIT$=03..00    ; Size
  181.                0000= disabled
  182.                else= ^dez(2<x) KByte    ;; Size= 2 hoch x
  183.  
  184. ;**********************************************************
  185. INDEX=E0h; Region Control 4  for ARR4
  186. ;**********************************************************
  187. BIT=76    ; reserved
  188. BIT=5     ;1/0 (NLB) LBA#
  189. BIT=4     ;0/1 (WT) Write Back
  190. BIT=3     ;0/1 (WG) Write Gathering
  191. BIT=2     ;0/1 (WL) Weak Locking
  192. BIT=1     ;0/1 (WWO) Weak Write Ordering
  193. BIT=0     ;1/0 (RCD) Caching
  194.  
  195. INDEX=D5h/D4h/D3h ;ARR5
  196. BIT$=23..04    ;Segment
  197.                $xxxxx= ab ^dez(x*4) KByte ; Startadr in KB
  198. BIT$=03..00    ; Size
  199.                0000= disabled
  200.                else= ^dez(2<x) KByte    ;; Size= 2 hoch x
  201.  
  202. ;**********************************************************
  203. INDEX=E1h; Region Control 5  for ARR5
  204. ;**********************************************************
  205. BIT=76    ; reserved
  206. BIT=5     ;1/0 (NLB) LBA#
  207. BIT=4     ;1/0 (WT) Write Back
  208. BIT=3     ;0/1 (WG) Write Gathering
  209. BIT=2     ;0/1 (WL) Weak Locking
  210. BIT=1     ;0/1 (WWO) Weak Write Ordering
  211. BIT=0     ;1/0 (RCD) Caching
  212.  
  213. INDEX=D8h/D7h/D6h ;ARR6
  214. BIT$=23..04    ;Segment
  215.                $xxxxx= ab ^dez(x*4) KByte ; Startadr in KB
  216. BIT$=03..00    ; Size
  217.                0000= disabled
  218.                else= ^dez(2<x) KByte    ;; Size= 2 hoch x
  219.  
  220. ;**********************************************************
  221. INDEX=E2h; Region Control 6  for ARR6
  222. ;**********************************************************
  223. BIT=76    ; reserved
  224. BIT=5     ;1/0 (NLB) LBA#
  225. BIT=4     ;1/0 (WT) Write Back
  226. BIT=3     ;0/1 (WG) Write Gathering
  227. BIT=2     ;0/1 (WL) Weak Locking
  228. BIT=1     ;0/1 (WWO) Weak Write Ordering
  229. BIT=0     ;1/0 (RCD) Caching
  230.  
  231. INDEX=DBh/DAh/D9h ;ARR7
  232. BIT$=23..04    ;Segment
  233.                $xxxxx= ab ^dez(x*4) KByte ; Startadr in KB
  234. BIT$=03..00    ; Size
  235.                0000= disabled
  236.                else= ^dez(128<x) KByte    ;; Size= 2 hoch x
  237.  
  238. ;**********************************************************
  239. INDEX=E3h; Region Control 7  for ARR7
  240. ;**********************************************************
  241. BIT=76    ; reserved
  242. BIT=5     ;1/0 (NLB) LBA#
  243. BIT=4     ;1/0 (WT) Write Back
  244. BIT=3     ;0/1 (WG) Write Gathering
  245. BIT=2     ;0/1 (WL) Weak Locking
  246. BIT=1     ;0/1 (WWO) Weak Write Ordering
  247. BIT=0     ;0/1 (RCE) Caching
  248.  
  249.  
  250. INDEX=FCh     ; undocumented
  251.  
  252. INDEX=FDh     ; undocumented
  253.  
  254. INDEX=FEh     ;(DIR0) Device Identification
  255. BIT=76543210  ;
  256.               $1A      = cx486DX
  257.               $1D      = cx486DX/2
  258.               0010xxxx = Cyrix 5x86 (M1SC)
  259.               0011xxxx = Cyrix 6x86 (M1)
  260.               else     = unbekannter Prozessortyp
  261.  
  262. INDEX=FFh    ; (DIR1) Device Identification 1
  263. BIT=7654     ; Revision Identification
  264. BIT=3210     ; Stepping Identification
  265.  
  266.  
  267. ;********************************************************************
  268.